TY  - THES
AB  - Das Ziel der vorliegenden Arbeit ist die Realisierung und Analyse einer skalierbaren
Verbindungsstruktur für ein Multi-Prozessorsystem auf einem Chip (MPSoC). Durch
die zunehmende Digitalisierung werden in immer mehr Geräten des täglichen Lebens
und der Industrie mikroelektronische Systeme eingesetzt. Hierbei handelt es sich häufig
um energiebeschränkte Systeme, die zusätzlich einen stetig steigenden Bedarf an
Rechenleistung aufweisen. Ein Trend, diesen Bedarf zu decken ist die Integration von
zunehmend mehr Prozessorkernen auf einem einzelnen Mikrochip. Many-Core-Systeme
mit vielen hunderten bis tausenden ressourceneffizienten CPU-Kernen versprechen
hierbei eine besonders hohe Energieeffizienz. Im Vergleich zu Systemen mit wenigen
leistungsfähigen, jedoch auch komplexeren CPUs, wird bei Many-Cores die Rechenleistung
durch massive Parallelität erzielt. In der AG Kognitronik und Sensorik der
Universität Bielefeld wird dazu das CoreVA-MPSoC entwickelt. Um hunderte von CPUs
auf einen Chip zu integrieren, verfügt das CoreVA-MPSoC über eine hierarchische
Verbindungsstruktur. Diese besteht aus einem On-Chip-Netzwerk (NoC), welches eine
Vielzahl von CPU-Cluster koppelt. In jedem CPU-Cluster sind mehrere ressourceneffiziente
VLIW-Prozessorkerne über eine eng gekoppelte Bus-Struktur verbunden.
Der Fokus dieser Arbeit ist die Entwicklung und Entwurfsraumexploration einer
ressourceneffizienten NoC-Architektur für den Einsatz im CoreVA-MPSoC. Die Entwurfsraumexploration
findet dazu auf verschiedenen Ebenen statt. Auf der Ebene der
Verbindungsstruktur des NoCs werden verschiedene Topologien und Mechanismen der
Flusskontrolle untersucht. Des Weiteren wird die Entwicklung und Analyse eines synchronen,
mesochronen und asynchronen NoCs vorgestellt, um die Skalierbarkeit und
Energieeffizienz dieser Methoden zu untersuchen. Eine weitere Ebene bildet die Schnittstelle
zum Prozessorsystem bzw. CPU-Cluster, die einen maßgeblichen Einfluss auf die
Softwareentwicklung und Gesamtperformanz des Systems hat. Auf Systemebene wird
schließlich die Anbindung verschiedener Speicherarchitekturen an das NoC vorgestellt
und deren Auswirkung auf Performanz und Energiebedarf analysiert. Ein abstraktes
Modell des CoreVA-MPSoCs mit Fokus auf dem NoC erlaubt die Abschätzung von Fläche,
Performanz und Energie des Systems, bzw. der Ausführung von Streaming-Anwendungen.
Dieses Modell kann im CoreVA-MPSoC-Compiler für die automatische Abbildung
von Anwendungen auf dem MPSoC eingesetzt werden. Zehn Streaming-Anwendungen,
vorwiegend aus dem Bereich der Signal- und Bildverarbeitung, zeigen bei der Abbildung
auf einem CoreVA-MPSoC mit 32 CPUs eine durchschnittliche Beschleunigung um den
Faktor 24 gegenüber der Ausführung auf einer CPU.
Ein CoreVA-MPSoC mit 64 CPUs und insgesamt 3MB Speicher besitzt bei einer prototypischen
Implementierung in einer 28-nm-FD-SOI-Standardzellenbibliothek einen
Flächenbedarf von 14,4mm2. Bei einer Taktfrequenz von 700MHz liegt die durchschnittliche
Leistungsaufnahme bei 2W. Eine FPGA-basierte Emulation auf einem
FPGA-Cluster aus Xilinx Virtex-5-FPGAs erlaubt zudem eine skalierbare Verifikation
eines CoreVA-MPSoCs mit nahezu beliebig vielen CPUs.
DA  - 2019
DO  - 10.4119/unibi/2937273
LA  - ger
PY  - 2019
TI  - On-Chip-Netzwerk-Architekturen für eingebettete hierarchische Multiprozessoren
UR  - https://nbn-resolving.org/urn:nbn:de:0070-pub-29372738
Y2  - 2024-11-22T01:06:45
ER  -