In this dissertation a novel digital chirp signal generator is proposed, analyzed, and realized. The new system generates digital chirp signals with the lowest level of spurious harmonic distortion, less memory size and low hardware complexity in comparison with other systems and techniques reported in the literature.

In this improved digital chirp generator the start frequency and phase can be controlled by the initial content of the counter and the accumulator. Furthermore, the sweep rate can also be controlled by means of location and size of the address lines. The proposed system is a hybrid of the digital chirp generator and the system using the methodology of the piecewise polynomial interpolation based on the direct digital frequency synthesizer. Moreover, an optimization technique is applied to enhance the performance of this chirp generator and to avoid the attenuation in the speed of its operations.

The new digital chirp generator uses a clock to trigger the counter (first integrator) and after that its output feeds the accumulator (second integrator), the decimal value of selected digital lines of the content of the accumulator, which represents the phase, is then used to calculate the value of the chirp sine using the interpolator. This interpolator uses predetermined interpolation coefficients to fit the sine wave from the calculated phase instead of using a predetermined waveform stored in a big size memory. This implies, that a smaller look-up table for sine and cosine functions is used in comparison with the previous techniques.

A new improved parallel processing technique is proposed in order to increase the bandwidth of the chirp signal up to 320 MHz and more based on the used level of the parallelism.

As a comparison with the look-up table method, the size of the ROM in the new method is reduced by a factor of more than 128 when using 12 address lines, and Spurious Free Dynamic Range (SFDR) reaching 100.9 dBc.

The system is realized using the Innovation Integration X5-TX platform with FPGA Xilinx VIRTEX-5 used with the parallel processing technique to generate a chirp signal with high bandwidth up to 320MHz using 200 MHz clock frequency.

In dieser Dissertation wird ein neuartiger Chirp-Signal-Generator vorgeschlagen, analysiert und realisiert. Das neue System erzeugt digitale Chirp-Signale mit im Vergleich zu den aus der Literatur bekannten Systemen und Techniken geringsten harmonischen Verzerrungen, reduziertem Speicherbedarf und niedrigerem Hardware-Aufwand.

Bei diesem verbesserten digitalen Chirp-Signal-Generator kann die Startfrequenz und Phase durch den initialen Inhalt des Zählers und des Akkumulators gesteuert werden. Darüber hinaus kann auch die Steigung der Frequenzrampe durch die Anzahl und die Beschaltung der Adressleitungen gesteuert werden. Das vorgeschlagene System ist ein Hybrid aus einem digitalen Chirp-Generator und einem System, das auf einem direkten digitalen Frequenzsynthesizer basiert und die Methode der stückweisen polynomialen Interpolation verwendet. Des Weiteren wird eine Optimierungstechnik angewandt, um die Leistung des Chirp-Generators zu verbessern und eine Verlangsamung der Rechengeschwindigkeit zu vermeiden.

Der neue digitale Chirp-Generator verwendet einen, um einen Taktgenerator Zähler (ersten Integrator) zu takten, dessen Ausgang den Akkumulator (zweiten Integrator) speist. Der Dezimalwert ausgewählter digitaler Leitungen des Akkumulatorinhalts, welcher die Phase repräsentiert, wird dann verwendet, um den Wert des Chirp-Signals mittels des Interpolators zu berechnen. Dieser Interpolator verwendet im Voraus berechnete Interpolationskoeffizienten, um die Sinusfunktion aus der berechneten Phase zu erzeugen, anstatt eine vorgegebene, in einem großen Speicher abgelegte Wellenform zu verwenden. Dies hat zur Folge, dass im Vergleich zu den bisherigen Verfahren eine kleinere Look-Up-Tabelle für die Sinus- und Kosinusfunktionen verwendet wird.

Eine neue, verbesserte parallele Verarbeitungstechnik wird vorgeschlagen, um die Bandbreite des Chirp-Signals auf bis zu 320 MHz und mehr (je nach Grad der Parallelisierung) zu vergrößern.

Im Vergleich zur Methode mit Look-Up-Tabellen wird die Größe des Speichers durch die neue Methode um einen Faktor von mehr als 128 bei Verwendung von 12 Adressleitungen reduziert, und der störungsfreie dynamische Bereich (Spurious Free Dynamic Range, SFDR) erreicht einen Wert von 100,9 dBc.

Das System wurde realisiert auf der Plattform "Innovation Integration X5-TX" mit einem Xilinx VIRTEX-5 FPGA. Verwendet wurde die parallele Verarbeitungstechnik, um mit einer Taktfrequenz von 200 MHz ein breitbandiges Chirp-Signal mit einer Bandbreite von bis zu 320 MHz zu erzeugen.